{"id":1711,"date":"2024-09-25T08:40:00","date_gmt":"2024-09-25T08:40:00","guid":{"rendered":"https:\/\/www.grupossc.com\/blog\/?p=1711"},"modified":"2024-09-24T16:42:59","modified_gmt":"2024-09-24T16:42:59","slug":"resistencia-de-compuerta-en-el-flujo-de-diseno-de-circuitos-integrados","status":"publish","type":"post","link":"https:\/\/grupossc.com\/blog\/2024\/09\/25\/resistencia-de-compuerta-en-el-flujo-de-diseno-de-circuitos-integrados\/","title":{"rendered":"Resistencia de compuerta en el flujo de dise\u00f1o de circuitos integrados"},"content":{"rendered":"\n<figure class=\"wp-block-image size-full\"><img decoding=\"async\" src=\"https:\/\/www.grupossc.com\/blog\/wp-content\/uploads\/2024\/09\/diakopto-gate-resistance-ic-design-flow-hero.webp\" alt=\"\" class=\"wp-image-1712\"\/><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\">La resistencia de compuerta del transistor de efecto de campo de metal-\u00f3xido-semiconductor (MOSFET) es un par\u00e1metro extremadamente importante, especialmente en nodos de semiconductores avanzados de alta frecuencia (16 nm y m\u00e1s peque\u00f1os). La resistencia de compuerta determina muchas caracter\u00edsticas de los MOSFET y los circuitos complementarios de metal-\u00f3xido-semiconductor (CMOS), como:<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li>Velocidad de conmutaci\u00f3n<\/li>\n\n\n\n<li>Retardo RC (resistencia-condensador)<\/li>\n\n\n\n<li>F&nbsp;<sub>max<\/sub>&nbsp;\u2014 frecuencia m\u00e1xima de oscilaciones<\/li>\n\n\n\n<li>Ruido de compuerta (t\u00e9rmico)<\/li>\n\n\n\n<li>Resistencia en serie y factor de calidad en capacitores MOS y varactores (capacitadores controlados por voltaje)<\/li>\n\n\n\n<li>Velocidad de conmutaci\u00f3n y uniformidad en transistores de efecto de campo (FET) de potencia<\/li>\n<\/ul>\n\n\n\n<p class=\"wp-block-paragraph\">Sin embargo, determinar la magnitud real de la resistencia de la compuerta es dif\u00edcil para estos nodos debido a la resistencia par\u00e1sita, la capacitancia y la inductancia, entre otras complicaciones. Los efectos par\u00e1sitos son los efectos de resistencia, capacitancia o inductancia no deseados que existen en el dise\u00f1o de un circuito debido a imperfecciones f\u00edsicas en la disposici\u00f3n y los materiales del dise\u00f1o. Los efectos par\u00e1sitos, como se los llama, pueden causar p\u00e9rdida de potencia y calentamiento; tambi\u00e9n degradan la calidad de la se\u00f1al. Para comprender mejor el funcionamiento de una compuerta, es importante extraer estos efectos par\u00e1sitos del modelo para obtener los valores reales de resistencia, capacitancia e inductancia.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Las herramientas especializadas de automatizaci\u00f3n de dise\u00f1o electr\u00f3nico (EDA), como&nbsp;<a href=\"https:\/\/www.ansys.com\/products\/semiconductors\/ansys-paragonx\">el software de an\u00e1lisis y depuraci\u00f3n de par\u00e1sitos de dise\u00f1o de circuitos integrados Ansys ParagonX,<\/a>&nbsp;se pueden utilizar para analizar la resistencia de la compuerta mediante la visualizaci\u00f3n de la conectividad de la red de resistencia-capacitor (RC) para listas de conexiones posteriores al dise\u00f1o, incluido SPEF (Standard Parasitic Exchange Format, un est\u00e1ndar IEEE) y DSPF (Defense Security Principles Framework). Estas herramientas pueden sondear las listas de conexiones para ver e inspeccionar los valores R y C y realizar otros an\u00e1lisis el\u00e9ctricos. Los modelos SPICE tambi\u00e9n pueden ser \u00fatiles, aunque la extracci\u00f3n parasitaria se considera un m\u00e9todo m\u00e1s preciso para calcular los valores R y C par\u00e1sitos alrededor de los dispositivos, ya que \u00abconoce\u00bb sobre el dise\u00f1o.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Se han escrito muchos art\u00edculos sobre la resistencia de compuerta. Sin embargo, para el trabajo pr\u00e1ctico de los dise\u00f1adores de circuitos integrados y los ingenieros de dise\u00f1o, hay algunos aspectos importantes que no se han analizado ni explicado:<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li>\u00bfC\u00f3mo manejan las herramientas de extracci\u00f3n par\u00e1sita la resistencia de la compuerta?<\/li>\n\n\n\n<li>\u00bfC\u00f3mo se puede evaluar la resistencia de la compuerta a partir del dise\u00f1o o de una lista de conexiones extra\u00edda posterior al dise\u00f1o?<\/li>\n\n\n\n<li>\u00bfC\u00f3mo se puede identificar si la resistencia de la compuerta est\u00e1 limitada por la resistencia de la compuerta \u00abintr\u00ednseca\u00bb (poli compuerta) o por el enrutamiento de metalizaci\u00f3n de la compuerta, y cu\u00e1les son las capas y pol\u00edgonos m\u00e1s cr\u00edticos?<\/li>\n\n\n\n<li>\u00bfEl efecto distribuido de la compuerta (factores de 1\/3 y 1\/12 para poli de contacto simple y doble, respectivamente) est\u00e1 capturado en el flujo de dise\u00f1o de CI en el kit de dise\u00f1o de procesos (PDK)?<\/li>\n\n\n\n<li>\u00bfEl componente de resistencia de compuerta vertical est\u00e1 capturado en los PDK de fundici\u00f3n?<\/li>\n\n\n\n<li>\u00bfLa puerta debe hacerse m\u00e1s ancha o m\u00e1s estrecha para reducir la resistencia de la puerta?<\/li>\n<\/ul>\n\n\n\n<h2 class=\"wp-block-heading\">Definici\u00f3n y medici\u00f3n de la resistencia de la compuerta<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">La resistencia de compuerta es una resistencia \u00abefectiva\u00bb desde el punto de control (es decir, el puerto de compuerta o el controlador de compuerta) hasta los pines de instancia de compuerta MOSFET, como se muestra en la Figura 1. Un pin de instancia es un punto de conexi\u00f3n entre un terminal de un modelo SPICE y una red resistiva.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img decoding=\"async\" src=\"https:\/\/www.grupossc.com\/blog\/wp-content\/uploads\/2024\/09\/figure-1-19.webp\" alt=\"\" class=\"wp-image-1713\"\/><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Figura 1. Secci\u00f3n transversal del MOSFET e ilustraci\u00f3n esquem\u00e1tica de la resistencia de la compuerta<\/em><\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Sin embargo, la simplicidad del esquema de la Figura 1 puede ser enga\u00f1osa. Las redes de compuertas pueden ser muy grandes y contener muchos puntos de control, docenas de capas (metal y v\u00edas), millones de pol\u00edgonos y hasta millones de pines de instancia de compuerta, como se muestra en la Figura 2.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img decoding=\"async\" src=\"https:\/\/www.grupossc.com\/blog\/wp-content\/uploads\/2024\/09\/figure-2-14.webp\" alt=\"\" class=\"wp-image-1714\"\/><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Figura 2. Ilustraci\u00f3n esquem\u00e1tica de la vista superior y la vista en secci\u00f3n transversal de la red de compuertas MOSFET<\/em><\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Una red de compuertas es un gran sistema distribuido con uno o varios puntos de conducci\u00f3n y muchos puntos de destino. Se parece y se comporta como una enorme red de reloj normal que distribuye la tensi\u00f3n de puerta a un FET. Obtener una resistencia de puerta efectiva equivalente para un sistema tan grande y complejo no es una tarea sencilla ni directa. La simulaci\u00f3n de circuitos SPICE no informa expl\u00edcitamente de los valores de resistencia de puerta, por lo que se necesitan herramientas de extracci\u00f3n de par\u00e1sitos.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Manipulaci\u00f3n de la resistencia de la puerta mediante herramientas de extracci\u00f3n parasitaria<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Todas las herramientas de extracci\u00f3n parasitaria est\u00e1ndar de la industria manejan la resistencia de la compuerta y su extracci\u00f3n de manera similar. En el dise\u00f1o, la estructura de la compuerta MOS est\u00e1 representada por una m\u00e1scara 2D tradicionalmente llamada \u00abpoli\u00bb (polisilicio), aunque el material puede estar formado por una pila compleja de metal de compuerta y puede tener una estructura 3D compleja.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Las herramientas de extracci\u00f3n b\u00e1sicamente rompen la l\u00ednea de poli en la intersecci\u00f3n con la capa activa (difusi\u00f3n) (el \u00e1rea sombreada en gris oscuro en la Figura 3). Esto produce dos secciones para el an\u00e1lisis: \u00abpoli de compuerta\u00bb (poli en la regi\u00f3n activa; el \u00e1rea sombreada en amarillo) y \u00abpoli de campo\u00bb (poli fuera de la regi\u00f3n activa; el \u00e1rea sombreada en gris claro). Juntos, el poli m\u00e1s las regiones activas constituyen un transistor.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full is-resized\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.grupossc.com\/blog\/wp-content\/uploads\/2024\/09\/figure-3-9.webp\" alt=\"\" class=\"wp-image-1715\" width=\"836\" height=\"270\"\/><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Figura 3. Extracci\u00f3n de R y RC alrededor de una compuerta MOSFET<\/em><\/p>\n\n\n\n<p class=\"wp-block-paragraph\">El poli de la compuerta (\u00e1rea sombreada en amarillo) tambi\u00e9n est\u00e1 fracturado en el punto central, y un pin de instancia de compuerta del MOSFET (modelo SPICE) est\u00e1 conectado al punto central del poli de la compuerta (la l\u00ednea vertical negra en el centro del \u00e1rea sombreada en amarillo). El poli de la compuerta est\u00e1 representado por dos resistencias par\u00e1sitas que conectan los puntos de fractura. Las resistencias par\u00e1sitas que representan el poli de campo est\u00e1n conectadas a los contactos de la compuerta o a las capas MEOL (medio-extremo de la l\u00ednea, que consiste en metal\/v\u00eda de interconexi\u00f3n) y, adem\u00e1s, a las capas de metal superiores.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">La capacitancia par\u00e1sita extr\u00ednseca del MOSFET entre el poli de la compuerta y la difusi\u00f3n de fuente\/drenaje y los contactos se calcula mediante herramientas de extracci\u00f3n par\u00e1sita y se asigna a los nodos de las redes resistivas. Los detalles de la conexi\u00f3n de la capacitancia par\u00e1sita a la red de resistencias de la compuerta pueden tener un impacto importante y significativo en la respuesta transitoria y de CA, especialmente en nodos avanzados donde la resistencia par\u00e1sita de la compuerta es enorme.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Estos detalles se pueden ver en el archivo DSPF, pero no suelen analizarse en la literatura abierta ni en la documentaci\u00f3n de PDK de Foundry. La inspecci\u00f3n visual de los archivos DSPF de texto es tediosa y requiere experiencia. Se puede utilizar software de simulaci\u00f3n como la aplicaci\u00f3n ParagonX para visualizar la conectividad de la red RC para listas de conexiones posteriores al dise\u00f1o (por ejemplo, DSPF, SPEF), inspeccionar los valores R y C, realizar an\u00e1lisis el\u00e9ctricos y otras cosas \u00fatiles.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Un modelo de puerta de orden reducido<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Una puerta MOSFET forma una red RC grande y distribuida a lo largo del ancho de la puerta, como se muestra en la Figura 4.\u00a0<\/p>\n\n\n\n<figure class=\"wp-block-image size-full is-resized\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/www.grupossc.com\/blog\/wp-content\/uploads\/2024\/09\/figure-4-10.webp\" alt=\"\" class=\"wp-image-1716\" width=\"713\" height=\"208\"\/><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Figura 4. Propiedades distribuidas y modelo de la compuerta a lo largo del ancho de la compuerta.<\/em><\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Esta red distribuida tiene una respuesta transitoria y de CA diferente a la de un circuito simple con un elemento R y un elemento C. Los investigadores demostraron que una red RC como esta se comporta aproximadamente igual que una red con un elemento R y un elemento C,\u00a0<sup>1<\/sup>\u00a0donde:<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li>C es la capacitancia total<\/li>\n\n\n\n<li>R=1\/3 * W\/L * rsh para poli conectado de un solo lado<\/li>\n\n\n\n<li>R=1\/12 * W\/L * rsh para poli conectado de doble cara<\/li>\n<\/ul>\n\n\n\n<p class=\"wp-block-paragraph\">Aqu\u00ed, W es el ancho, L es la longitud y rsh es la resistencia laminar del poli. Los coeficientes (1\/3 y 1\/12) permiten un modelo preciso de orden reducido para la compuerta, reduciendo una gran cantidad de elementos R y C a dos (o tres) resistencias y un capacitor. El uso de un modelo de orden reducido simplifica y acelera los c\u00e1lculos realizados por el software de extracci\u00f3n par\u00e1sita.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Impacto de los par\u00e1sitos de interconexi\u00f3n en la resistencia de la compuerta<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">En las tecnolog\u00edas de nodos m\u00e1s antiguas, las interconexiones de metal, como el metal y las v\u00edas, ten\u00edan una resistencia muy baja y la resistencia de la compuerta estaba dominada por el poli de la compuerta. El an\u00e1lisis y el c\u00e1lculo de la resistencia de la compuerta eran muy simples.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Cuando las tecnolog\u00edas alcanzan los 16 nm y tama\u00f1os m\u00e1s peque\u00f1os, las interconexiones tienen una resistencia muy alta y pueden contribuir significativamente (50 % o m\u00e1s) a la resistencia de la compuerta. Seg\u00fan el dise\u00f1o, la resistencia de la compuerta puede tener contribuciones significativas de cualquier capa: dispositivos (por ejemplo, poli de compuerta o poli de campo), MEOL o back end of line (BEOL, que consiste en las capas superiores con metales gruesos y capas de pasivaci\u00f3n).<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">La Figura 5 muestra los resultados de la simulaci\u00f3n de la resistencia de la compuerta con el software ParagonX. Un diagrama de Pareto (Figura 5a) con contribuciones de resistencia por capa ayuda a identificar las capas m\u00e1s importantes para la resistencia de la compuerta. La visualizaci\u00f3n de las contribuciones por pol\u00edgonos de dise\u00f1o (Figura 5b) a la resistencia de la compuerta se\u00f1ala inmediatamente los puntos de estrangulamiento o cuellos de botella para la resistencia de la compuerta, que son muy \u00fatiles para orientar los esfuerzos de optimizaci\u00f3n del dise\u00f1o.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img decoding=\"async\" src=\"https:\/\/www.grupossc.com\/blog\/wp-content\/uploads\/2024\/09\/figure-5-7.webp\" alt=\"\" class=\"wp-image-1717\"\/><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Figura 5. Resultados de la simulaci\u00f3n de la resistencia de la compuerta: (a) contribuci\u00f3n de la resistencia de la compuerta por capa, y (b) contribuci\u00f3n de los pol\u00edgonos mostrados por color sobre el dise\u00f1o.<\/em><\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Resistencia de compuerta en FinFET<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">En los MOSFET planares, la puerta tiene una estructura plana muy simple y el flujo de corriente en la puerta es unidimensional a lo largo de la direcci\u00f3n del ancho de la puerta.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">En las tecnolog\u00edas de transistores de efecto de campo de aletas (FinFET), la compuerta se envuelve alrededor de aletas de silicio muy altas, lo que da lugar a una estructura 3D complicada. Adem\u00e1s, el material de la compuerta se selecciona en funci\u00f3n de la funci\u00f3n de trabajo, o el trabajo termodin\u00e1mico m\u00ednimo necesario para sacar un electr\u00f3n de un s\u00f3lido a un punto en el vac\u00edo inmediatamente fuera de la superficie s\u00f3lida, para ajustar el voltaje de umbral. El voltaje de umbral en los FinFET no se ajusta mediante el dopaje del canal, sino mediante los materiales de la compuerta. Estos materiales tienen una resistencia muy alta, mucho mayor que el polisoldado (que tiene una resistividad de l\u00e1mina t\u00edpica de ~10 ohmios\/cuadrado). Adem\u00e1s, la compuerta puede estar formada por m\u00faltiples capas, como una capa de interfaz con silicio y una o m\u00e1s capas por encima de ella.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Sin embargo, al utilizar software de extracci\u00f3n parasitaria, todos estos detalles quedan ocultos para los dise\u00f1adores de circuitos integrados y los ingenieros de dise\u00f1o. Ellos ven los pol\u00edgonos habituales para \u00abpoli\u00bb y para \u00abactivo\u00bb, lo que hace que el trabajo de dise\u00f1o sea mucho m\u00e1s f\u00e1cil.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Componente vertical de la resistencia de la compuerta<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">En las tecnolog\u00edas anteriores a los 16 nm, la resistencia de la compuerta estaba dominada por la resistencia lateral. Sin embargo, en las tecnolog\u00edas avanzadas, las m\u00faltiples interfaces entre las capas de material de la compuerta dan lugar a una gran resistencia vertical de la compuerta. Esta resistencia es inversamente proporcional al \u00e1rea del poli de la compuerta. Se puede modelar como una resistencia adicional que conecta un pin de instancia de la compuerta al punto central del poli de la compuerta, como se muestra en la Figura 6a. Como resultado, cuando la compuerta se vuelve m\u00e1s angosta (por ejemplo, tiene una menor cantidad de aletas), la resistencia de la compuerta disminuye, pero la resistencia de la compuerta aumenta con anchos de compuerta muy peque\u00f1os, como se ve en la Figura 6b.\u00a0<sup>2<\/sup>\u00a0Muestra un comportamiento no mon\u00f3tono caracter\u00edstico. La antigua regla emp\u00edrica seg\u00fan la cual \u00abla compuerta m\u00e1s angosta tiene una menor resistencia de compuerta\u00bb ya no funciona. Los dise\u00f1adores e ingenieros de dise\u00f1o tienen que seleccionar el ancho de compuerta (n\u00famero de aletas) \u00f3ptimo (no m\u00ednimo) para minimizar la resistencia de la compuerta.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img decoding=\"async\" src=\"https:\/\/www.grupossc.com\/blog\/wp-content\/uploads\/2024\/09\/figure-6-6.webp\" alt=\"\" class=\"wp-image-1718\"\/><\/figure>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Figura 6. (a) Modelo de compuerta que tiene en cuenta la resistencia de compuerta vertical y (b) resistencia de compuerta medida y simulada en funci\u00f3n del n\u00famero de aletas (de [2])<\/em><\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Tendencias tecnol\u00f3gicas<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Como hemos visto, con la ampliaci\u00f3n de la tecnolog\u00eda a nodos cada vez m\u00e1s peque\u00f1os (que en la actualidad alcanzan tama\u00f1os tan bajos como 2 nm), tanto las resistencias de compuerta como las resistencias de interconexi\u00f3n aumentan significativamente, hasta en uno o dos \u00f3rdenes de magnitud. Como resultado, los detalles del dise\u00f1o que no eran importantes para la resistencia de compuerta en los nodos m\u00e1s antiguos se vuelven muy importantes en los nodos avanzados. Esta tendencia continuar\u00e1 a medida que las dimensiones de los nodos sigan disminuyendo. Para comprender los valores de resistencia de compuerta equivalentes y efectivos en estos niveles, se requiere un software de extracci\u00f3n par\u00e1sita como el software ParagonX porque los modelos SPICE ya no son efectivos en estos niveles.<\/p>\n","protected":false},"excerpt":{"rendered":"<p>La resistencia de compuerta del transistor de efecto de campo de metal-\u00f3xido-semiconductor (MOSFET) es un par\u00e1metro extremadamente importante, especialmente en nodos de semiconductores avanzados de alta frecuencia (16 nm y m\u00e1s peque\u00f1os). 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